Aturan VHDL dan Verilog untuk Sintesis

  1. VHDL dan Verilog bukanlah bahasa pemrograman
  2. FPGA dan CPLD tidak mengeksekusi VHDL dan Verilog
  3. VHDL dan Verilog digunakan untuk mendeskripsikan watak perangkat keras yang diperlukan
  4. Eksekusi VHDL dan Verilog disebut sebagai sintesis bukan kompile
  5. Sintesis VHDL dan Verilog akan di-generate menjadi logik oleh tool
  6. Selalu cek logik / komponen yang diperlukan, verifikasi cacah flip-flop, jika mendapatkan latch maka telah terjadi kesalahan dalam perancangan
  7. Mulai perancangan dari modul / blok yang sederhana sampai implementasi blok-blok component
  8. Tool akan menghilangkan logik dan port yang tidak berguna
  9. Tool sintesis dapat membenarkan error yang sederhana
  10. Simulator mengeksekusi VHDL dan Verilog tanpa merubahnya
  11. VHDL dan Verilog dapat sukses disimulasikan tetapi gagal untuk menghasilkan logik dalam perangkat keras ketika diimplementasikan

 

Leave a Reply

Fill in your details below or click an icon to log in:

WordPress.com Logo

You are commenting using your WordPress.com account. Log Out / Change )

Twitter picture

You are commenting using your Twitter account. Log Out / Change )

Facebook photo

You are commenting using your Facebook account. Log Out / Change )

Google+ photo

You are commenting using your Google+ account. Log Out / Change )

Connecting to %s