Rangkaian Multiplekser 2-1 menggunakan VHDL berbasis FPGA / ASIC

Multiplekser (multiplexer) menghubungkan data dari 2n masukan ke keluaran, dimana n adalah jumlah pemilih (selector) masukan. Multiplekser biasanya dituliskan sebagai ‘mux’ dan merupakan saklar digital.

Gambar 1. Mux 2-1

VHDL rangkaian gambar 1, sebagaimana berikut :

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

ENTITY mux21 IS

PORT (  w0, w1, s  : IN   STD_LOGIC ;

f  : OUT   STD_LOGIC ) ;

END;

ARCHITECTURE watak OF mux21 IS

BEGIN

WITH s SELECT

f <=  w0 WHEN ‘0’,

w1 WHEN OTHERS ;

END Behavior ;

atau bisa juga menggunakan kode VHDL yang lain namun pada dasarnya sama, yaitu:

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

ENTITY mux21 IS

PORT (w0, w1, s : IN  STD_LOGIC ;

f :   OUT  STD_LOGIC ) ;

END;

ARCHITECTURE watak OF mux21 IS

BEGIN

f <= w0 WHEN s = ‘0’ ELSE w1 ;

END;

Leave a Reply

Fill in your details below or click an icon to log in:

WordPress.com Logo

You are commenting using your WordPress.com account. Log Out / Change )

Twitter picture

You are commenting using your Twitter account. Log Out / Change )

Facebook photo

You are commenting using your Facebook account. Log Out / Change )

Google+ photo

You are commenting using your Google+ account. Log Out / Change )

Connecting to %s