Package dalam VHDL untuk Konfigurasi FPGA: Kasus Full Adder

Package dan Library digunakan sebagai fungsi dan komponen yang terpusat lokasinya. Deklarasi Component berada dalam file package daripada dalam kode VHDL untuk rancangan hirarkinya. Model VHDL terkait untuk suatu komponen berada dalam file terpisah, karena model VHDL yang dikompile biasanya berada pada library yang sama. Ketika file package dikompile, maka package dibuat dan disimpan dalam direktori working.

Deklarasi package ditunjukkan sebagai berikut,

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

PACKAGE <nama package> IS

<deklarasi package> ;

END <nama package> ;

Deklarasi Package berupa:

LIBRARY work ;

USE work.<nama package>.all ;

VHDL untuk penjumlah penuh menggunakan Package,

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

PACKAGE halfadd_package IS

COMPONENT halfadd

PORT ( A, B:   IN   STD_LOGIC ;

Sum, Cout:   OUT  STD_LOGIC ) ;

END COMPONENT ;

END halfadd_package ;

File perancangannya dituliskan sebagaimana berikut,

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

USE work.halfadd_package.all ;

ENTITY fulladd IS

PORT ( Cin, A, B :   IN   STD_LOGIC ;

Sum, Cout :   OUT   STD_LOGIC ) ;

END;

ARCHITECTURE Struktur OF fulladd IS

SIGNAL s1, c1, c2:  STD_LOGIC ;

BEGIN

ha1 : halfadd PORT MAP ( A => A, B => B, Sum => s1, Cout => c1 ) ;

ha2 : halfadd PORT MAP ( A, B, Sum, c2 );

Cout <= c1 OR c2 ;

END ;

 

Wookieepedia: The Package may refer to: The Package, starring Gene Hackman &quot;The Package&quot; &quot;The Package, an episode of Lost.

Leave a Reply

Fill in your details below or click an icon to log in:

WordPress.com Logo

You are commenting using your WordPress.com account. Log Out / Change )

Twitter picture

You are commenting using your Twitter account. Log Out / Change )

Facebook photo

You are commenting using your Facebook account. Log Out / Change )

Google+ photo

You are commenting using your Google+ account. Log Out / Change )

Connecting to %s